Инженер функциональной верификации цифровых логических схемВакансия в архиве

Уровень зарплаты
з/п не указана
Город
Зеленоград
Требуемый опыт работы
1–3 года
Обязанности:
  • разработка тестового окружения и тестов на С++ с использованием SystemC и System Verilog;
  • анализ ошибок, временных диаграмм, кода Verilog/SystemVerilog .
Требования:
  • незаконченное/законченное высшее техническое;
  • хорошее знание С++ (знакомство с понятиями: ООП, наследования, полиморфизма);
  • знание форм представлений чисел в ЭВМ, битовых операций, булевой алгебры;
  • начальные познания в комбинаторике и теории вероятностей;
  • английский язык (для чтения специальной литературы);
  • рассматриваем кандидатов без опыта работы.

Условия:

  • официальная заработная плата;
  • соблюдение ТК РФ;
  • дружный коллектив грамотных специалистов;
  • возможности профессионального развития и роста;
  • работа ведется на современном оборудовании;
  • социальный пакет (мед.страховка, фитнес, футбол, настольный теннис, корпоративные мероприятия).

Ключевые навыки

SynopsysSystem VerilogSystem CC++

Тип занятости

Полная занятость, полный день

Адрес

Зеленоград, Южная промзона, пр-д 4922, 4, стр.2
Показать на карте
­
Отклик направлен работодателю
Сопроводительное письмо к отклику
Написать сопроводительное письмоПисьмо отправлено
Произошла ошибка, попробуйте ещё раз
Дата публикации вакансии
Рекомендуем

Вакансия в архиве