Разработка ПО ПЛИС для: систем оцифровки сигналов с применением широкополосных АЦП, систем сбора данных, а также аппаратуры высокоскоростной передачи информации...

Знание САПР Vivado. - Знание языков VHDL и Verilog. - Знание основ языка C++. - Знание основ языка TCL. - Знание цифровых интерфейсов (USB...

Разработка RTL описания для цифровых блоков на ПЛИС (FPGA). Разработка тестового окружения и документации для разработанных блоков. Разработка архитектуры решений...

Уверенное владение SystemVerilog/ Verilog/ VHDL. Опыт работы с ПЛИС Xilinx / Altera. Владение английским языком на уровне чтения технической документации.

Разработка прошивок для ПЛИС. Разработка и интеграция интерфейсных блоков, написанных на VHDL/Verilog/System Verilog с физическими уровнями ПЛИС (DDR...

Высшее техническое образование. Опыт работы с FPGA не менее 1 – 3 лет. Уверенное владение одним из hdl языков программирования (VHDL...

Разработка концепции решения и кодирование. Моделирование реализованных в ПЛИС структур и алгоритмов. Тестирование реализованных алгоритмов на испытательных стендах с помощью...

Высшее образование (дипломированный специалист, магистр), выпускник МГУ, МФТИ, МЭИ, МИФИ, MГТУ им. Баумана и тд. Специализация и опыт работы претендентов...

Принимать участие в проектах по разработке и верификации ПО и ПЛИС для высококритичных самолетных систем, а именно: Верификация и доработка...

Уверенное знание VHDL/Verilog. Опыт работы с Xilinx Vivado, Quartus Prime (ModelSim), Active-HDL. Уверенное знание языка С, опыт работы...

Разработка RTL описания блоков входящих в состав ASIC. Подготовка документации на разработанные блоки. Разработка базовых тестов и моделирование для проверки...

Опыт разработки RTL для ASIC или FPGA от 3 лет. Знание SystemVerilog. Знакомство с архитектурой современных процессоров, знание современных SoC...