Инженер-верификатор аналого-цифровых СБИС

з/п не указана

Требуемый опыт работы: не требуется

Частичная занятость, полный день

Мы ищем:

  • Инженера–верификатора аналого-цифровых схем с опытом работы в САПР Cadence или аналогичных.

Что предстоит делать:

  • Проводить функциональную верификацию в смешанном моделировании разрабатываемых проектов на базе АЦ БМК в САПР Cadence;
  • Разрабатывать на SystemVerilog тестовые окружения;
  • Разрабатывать RNM модели на SystemVerilog/Verilog-AMS аналого-цифровых схем;
  • Составление отчета о состоянии верификации проекта.

Что требуется:

  • Высшее (неоконченное высшее) техническое образование (рассмотрим студентов последних курсов университета (без опыта работы);
  • Знание языка Verilog/SystemVerilog/Verilog-AMS;
  • Понимание принципов функционирования аналоговых и цифровых схем.

Дополнительно приветствуется:

  • Умение читать англоязычную техническую документацию;
  • Опыт верификации аналого-цифровых схем;
  • Опыт работы с микроконтроллерами;
  • Навыки программирования на Bash, Python, C/С++.

Что предлагаем:

  • Достойную заработную плату (обсуждается индивидуально);
  • Гибкий график работы (рассмотрим возможность работы на 0,8 ставки) и современный офис в г. Зеленограде;
  • Оформление и социальные гарантии согласно ТК РФ;
  • Подключение к системе ДМС;
  • Квартальная оплата переработок;
  • Квартальные премии по результатам реализации проектов;
  • Корпоративные и спортивные мероприятия;
  • Компенсацию питания, абонементов в фитнес-клубы.

Ключевые навыки

Verilog/SystemVerilog
RTL – код
UVM
Bash
Python
tcl
аналоговая схемотехника
цифровая схемотехника

Контактная информация

Адрес

Зеленоград, улица Конструктора Лукина, 14с1
Показать на большой карте

Вакансия опубликована 20 апреля 2021 в Зеленограде