Разработка IP-блоков цифровой обработки сигналов.
Интеграция разработанных блоков в проект.
Отладка и сопровождение проектов.
Документирование результатов работы.

Требования:

Опыт работы от 5 лет.
Знание Verilog/SystemVerilog.
Опыт работы с FPGA Xilinx 7-ой серии и/или Ultrascale.
Опыт разработки и отладки проектов FPGA в среде Xilinx Vivado (IP-Centric Design Flow).
Опыт реализации блоков цифровой обработки сигнала (например, DDC/DUC, DDS, IIR, FIR, CIC, FFT, IFFT).
Опыт работы с интерфейсами AXI, DDR4, PCI Express, JESD204B, трансиверами Xilinx (GTP, GTX, GTH).
Опыт работы с симуляторами Mentor Modelsim/Questasim.
Знание системы контроля версий Git.
Знание скриптовых языков (Bash, TCL и т.д.).
Опыт оформления технической документации.
Владение английским языком на уровне чтения технической документации.

Будет плюсом:

Опыт работы в System Generator.
Опыт работы в среде MATLAB.
Опыт работы с СнК Zynq-7000 и/или Zynq Ultrascale.
Знание VHDL/С/С++/System C.
Опыт работы с Xilinx Vivado HLS.
Опыт работы в Linux.

Условия:

График работы с 09.00-18.00( возможно гибкое начало рабочего дня) пятница - сокращенный рабочий день

Оформление по ТК РФ

"Белая" заработная плата

Шаговая доступность от метро Калужская/Воронцовская - 3 минуты пешком

Скидки на фитнес и курсы изучения английского языка