Обязанности:

• Разработка RTL описаний цифровых IP блоков для ASIC на HDL: Verilog/VHDL;
• Функциональная верификация (тестирование) разработанных RTL описаний IP блоков;
• Сборка компонентов ASIC;
• Описание требований к синтезу (SDC) для RTL разработанных IP. Сопровождение при синтезе схемы и создании топологии разработанных IP;
• Тестирование разработанных IP блоков на ПЛИС;
• Разработка технической документации на разработанные IP.

Требования:

• Опыт разработки RTL моделей цифровых блоков для ASIC;
• Опыт моделирования ASIC на уровне RTL и netlist;
• Владение цифровым маршрутом проектирования блоков ASIC;
• Интеграция RISC CPU ядер и их верификация в проекте;
• Опыт подключения контроллеров и физических интерфейсов различных периферийных устройств (Ethernet, USB, UART…);
• Знание методов построения SoC и шинной архитектуры (AXI, AHB, APB …);
• Базовые знания С/С++;
• Базовые знания скриптовых языков (python, perl, shell…);
• Опыт работы с ПЛИС фирмы Xilinx;
• Опыт работы с DFT;
• Технический английский язык для чтения документации, ведение деловой переписки;

• Желательно:

• Наличие опыта написания bare-metal C-тестов на начальном этапе сборки, отработка на прототипе ПЛИС;
• Опыт функциональной верификации RTL описаний IP блоков ASIC;
• Опыт логического синтеза IP блоков;
• Технический английский язык (уровень не ниже B1) для чтения документации, ведение деловой переписки.

• Современное техническое обеспечение рабочего места;
• Работа в офисе и удаленно (по договоренности). Гибкое начало рабочего графика 8:00 – 10:00 при работе в офисе;
• Возможность карьерного роста по результатам выполненных работ;
• Компенсация питания (столовая на территории предприятия).
• Полис ДМС.