Заместитель начальника группы функциональной верификации СБИС

Требуемый опыт работы: 3–6 лет

Полная занятость, полный день

Оставьте свои контакты, чтобы работодатель мог связаться с вами

Напишите текст с картинки — так мы убедимся, что это вы, а не бот-злоумышленник
captcha

Чем предстоит заниматься:

  • Анализ методов верификации аппаратной части СнК и программных средств верификации, разработка тестового плана
  • Разработка тестового окружения, верификационных IP и тестов;
  • Контроль результатов процесса верификации СнК и СФ-блоков;
  • Участи в руководстве отделом

Наши ожидания от кандидата:

  • Высшее техническое образование в области микроэлектроники, электротехники или радиоэлектроники;
  • Опыт работы в должности с аналогичными требованиями от 5 лет;
  • Знание языков описания аппаратуры Verilog/VHDL/SystemC/ SystemVerilog, языков программирования С/С++;
  • Опыт работы с пакетами для верификации и моделирования RTL описаний (VManager, Incisive, Modelsim и другие);
  • Опыт использования методологии верификации UVM/OVM;
  • Опыт разработки встроенных программных решений для микроконтроллеров и микропроцессоров;
  • Опыт проектирования для ПЛИС и разработки программного обеспечения;
  • Знание английского языка – свободное чтение технической литературы;
  • Знание международных и отечественных стандартов разработки

Желательно:

  • Опыт руководства проектами, не менее 3-х успешных.

Что мы предлагаем:

  • Соблюдаем ТК РФ: гарантии в соответствии ТК РФ и Коллективным договором, наличие Профсоюзного органа; оформляем по ТК РФ с первого рабочего дня, оплачиваем отпуск 28 календарных дней, больничный лист;
  • Ценим ваш опыт и компетенции, поэтому уровень дохода обсуждаем с успешными кандидатами;
  • Комфортно работаем: удобные рабочие места, дополнительные ноутбуки (если нужно), есть комната приема пищи;
  • Легко добираемся: мы находимся в 10-15 минутах ходьбы от МЦК «Лихоборы» или «Коптево»;
  • Занимаемся спортом: бесплатные тренировки по волейболу; спортивная комната с тренажерами и настольным теннисом, шахматы;
  • Заботимся: ДМС, график работы 5/2 с 9:15 до 18.00 , пятница – сокращенный рабочий день до 16:45 (СБ, ВС. - выходной); поздравляем со знаменательными событиями в жизни; 3 календарных дня к отпуску, работникам имеющих детей до 16 лет;
  • Профессионально развиваемся: мы отправляем сотрудников на внешнее профессиональное обучение (естественно за наш счет) с возможностью получения дополнительного высшего образования на базе предприятия (магистратура, аспирантура);
  • Приятно отдыхаем: проводим корпоративные праздники и мероприятия;
  • И, главное: мы – команда! Команда увлеченных, позитивных и амбициозных профессионалов!

Мы будем рады вашему отклику и, при обоюдном интересе, предложим условия и проекты, от которых не захочется отказываться!

Ключевые навыки

Знание английского языка
C/C++
Verilog HDL
VHDL
SystemVerilog
моделирование RTL
верификации UVM/OVM
UVM
OVM
FPGA
Verilog
SystemC
USB
Modelsim
Incisive
C++
Техническая документация
Системное мышление
Верификация микроэлектронных приборов
верификационных IP и тестов
верификации СнК и СФ-блоков
VManager
Английский — B1 — Средний

Контактная информация

Задайте вопрос работодателю

Он получит его с откликом на вакансию

Где располагается место работы?Какой график работы?Вакансия открыта?Какая оплата труда?Как с вами связаться?Другой вопрос

Адрес

Москва, проезд Черепановых, 54

Вакансия опубликована 5 сентября 2023 в Москве

Отзывы о компании

1,5удовлетворительно
Оценка Dream Job

0%

Рекомендуют работодателя
Ваши отзывы помогают людям принимать взвешенные карьерные решения
Оставить отзыв

Что говорят сотрудники

Похожие вакансии

Опыт от 1 года до 3 лет
Отклик без резюме
Откликнитесь среди первых
Разработка тестового плана функциональной верификации для СФ-блока/СнК. Разработка верификационного окружения и верификационных компонентов (агентов) с использованием UVM/SystemVerilog...
Опыт разработки кода на Verilog/SystemVerilog. Опыт разработки или верификации цифровых схем. Опыт программирования на С/С++. Понимание ООП.
Откликнуться
Опыт от 3 до 6 лет
Откликнитесь среди первых
Написание верификационного плана и отчета. Разработка верификационного окружения / верификационных IP блоков. Разработка тестов. Отслеживание ошибок в проекте и взаимодействие с...
Опыт разработки RTL-кода или верификационных компонент на языке Verilog/SystemVerilog. Знание цифровой схемотехники. Знание ООП. Знание методологии верификации UVM.
Опыт от 1 года до 3 лет
Откликнитесь среди первых
Реализация компонентов верификационного окружения по заданным требованиям. Реализация компонентов для измерения функционального покрытия по заданным требованиям. Реализация тестов согласно верификационного...
Знание и понимание основ цифровой схемотехники. Знание языков Verilog/SystemVerilog, С. Опыт работы с САПР моделирования Cadence Incisive/Xceluiman, ModelSim...
Москва, Аэропорт и еще 2 
Опыт от 1 года до 3 лет
Отклик без резюме
Откликнитесь среди первых
Разработка стратегии и тестового плана функциональной верификации цифровых блоков микросхем смешанного сигнала. Разработка компонентов верификационного окружения. Написание поведенческих моделей для...
Навыки программирования на C/C++. Представление об ООП, UVM. Представление о маршруте проектирования микросхем. Представление о процессе функциональной верификации.
Откликнуться
Москва, Краснопресненская и еще 1 
Опыт от 3 до 6 лет
Отклик без резюме
Откликнитесь среди первых
Подключение и настройка VIP для различных устройств и интерфейсов. Настройка VIP для задач тестирования СнК (настройка типа и плотности трафика...
Опыт верификации и/или разработки RTL от 3 лет. Знакомство с архитектурой хотя бы одного современного процессора. Уверенный пользователь RTL...
Откликнуться
Опыт более 6 лет
Отклик без резюме
Откликнитесь среди первых
Организация и выполнение работ по разработке цифровых интегральных схем. Организация и выполнение работ по формальной и функциональной верификации на всех...
Высшее техническое образование в области микроэлектроники. Опыт работы в сфере разработки/верификации цифровых схем и CнК. Опыт разработки проектов интегральных...
Откликнуться