Ведущий инженер-разработчик FPGA (ПЛИС) (м.Царицыно)
до 230 000 ₽ до вычета налогов
Требуемый опыт работы: более 6 лет
Полная занятость, полный день
Обязанности
Разработка программного обеспечения ПЛИС (FPGA), в том числе:
- сбор данных от АЦП ( JESD204, память FIFO, DDR2/DDR3 SDRAM2)
- работа со скоростными портами (GTX, GTH)
- реализация интерфейсов Ethernet , USB, SPI
- обмен командами по параллельной шине между ПЛИС и микроконтроллером
- разработка принципиальных схем цифровых узлов (Э3);
- разработка инструкций по настройке и проверке устройств;
- отладка и испытания устройств.
- высшее (техническое) образование;
- знание Verilog;
- опыт работы с FPGA ( FIFO, CMT, PLL, GTH, AXI, JESD204) ;
-
опыт разработки принципиальных схем (АЦП, ЦАП, ПЗУ, ОЗУ, Ethernet, USB, SPI, UART)
-
знание пакета Vivado;
-
работа с лабораторным оборудованием ( осциллограф, генератор, частотомер и др.)
- место работы: Москва, ул. Луганская, д.9, стр.1 (ст.м. Царицыно, в шаговой доступности);
- график работы: 5/2, пн.-чт. с 8.15 до 17.20, пт. - до 14.50, сб.-вс. - выходные дни;
- ежегодная индексация заработной платы, выплата годовой премии и премии по результатам завершенных проектов;
- работа в высокотехнологичной организации, обладающей уникальными знаниями и технологиями, решение уникальных задач;
- постоянное повышение профессионального уровня, карьерные возможности, возможность проявить себя и управлять своим развитием;
- достойный уровень оплаты труда в зависимости от квалификации и опыта работы и перспективой планомерного роста;
- расширенный социальный пакет по коллективному договору, при вступлении в отраслевой профсоюз - дотация на питание, фитнес, бассейн, организованный детский отдых и т.д.
- поликлиника.
Ключевые навыки
- ПЛИС
- FPGA
- Verilog HDL
- АЦП
- Vivado
- Altium Designer
- OrCad
- Схемотехника электронного оборудования
- VHDL
Задайте вопрос работодателю
Он получит его с откликом на вакансию
Где располагается место работы?Какой график работы?Вакансия открыта?Какая оплата труда?Как с вами связаться?Другой вопрос
Адрес
Москва, Кантемировская, Орехово, Царицыно, Царицыно, Луганская улица, 9с1
Вакансия опубликована 2 мая 2024 в Москве
Код вакансии Ц0510
Отзывы о компании
3,6хорошо
Оценка Dream Job
61%
Рекомендуют
Ваши отзывы помогают людям принимать взвешенные карьерные решения
Что говорят сотрудники
Преимущества и льготы
- 55Своевременная оплата труда
- 40Удобное расположение работы
Программист станков с ЧПУ
Май 2024
Работодатель стабильный, есть ДМС, и некоторые другие бонусы на вроде обеденных карточек
Войдите, чтобы увидеть все отзывы
ВойтиПохожие вакансии
Ведущий инженер разработчик FPGA/ПЛИС
130 000 – 260 000 ₽Москва
Опыт от 3 до 6 лет
Разработка и тестирование FPGA-проектов преимущественно на семействах FPGA Xilinx для изделий с процессорной системой, видеообработкой и/или цифровой обработкой...
Опыт работы с САПР Xilinx Vivado/ISE. Опыт разработки и тестирования аппаратных блоков на языках VHDL/Verilog/SV.
Москва, Крылатское и еще 1
Опыт от 3 до 6 лет
Откликнитесь среди первых
Разработка прошивок ПЛИС (FPGA) Xilinx для прототипирования проектируемых микросхем. Адаптация RTL кода проекта под ПЛИС, в том числе замена не...
Уверенное знание Verilog/SystemVerilog. Знание и понимание маршрута проектирования под ПЛИС. Способность описать разработанный блок (составление документации). Опыт написания ограничений...
Москва, Крылатское и еще 1
Опыт более 6 лет
Откликнитесь среди первых
Разработка прошивок ПЛИС (FPGA) Xilinx для прототипирования проектируемых микросхем. Адаптация RTL кода проекта под ПЛИС, в том числе замена не...
Уверенное знание Verilog/SystemVerilog. Знание и понимание маршрута проектирования под ПЛИС. Способность описать разработанный блок (составление документации). Опыт написания ограничений...
Москва, Крылатское и еще 1
Опыт более 6 лет
Откликнитесь среди первых
Разработка функциональных блоков на языках Verilog/SystemVerilog. Конфигурирование и интеграция IP-блоков в состав подсистем. Сопровождение верификации блоков и подсистем.
Навыки разработки RTL (Verilog / System Verilog). Знание протоколов интерфейсов семейства AMBA (ACE, AXI, AHB, APB, A4S).
Москва, Аэропорт и еще 2
Опыт от 3 до 6 лет
Откликнитесь среди первых
Реализация алгоритмов цифровой обработки сигналов на ПЛИС (разработка IP-ядер алгоритмов ЦОС, проектирование архитектуры модулей на языке Verilog, SystemVerilog).
Высшее законченное образование (инженерное, техническое). Знание языков описания аппаратуры Verilog (SystemVerilog). Владение САПР для разработки, моделирования и верификации проектов на...
Опыт от 3 до 6 лет
Откликнитесь среди первых
Разработка алгоритмов и их реализация и оптимизация на ПЛИС с помощью языка Verilog. Разработка модулей тестирования для них.
Знание основ цифровой схемотехники. Опыт в разработке проектов в среде Xilinx EDK, ISE, SDK. Знание языка Verilog. Понимание принципов работы...